クロックを疑っているようですが、もしクロックが２０％近くも低下しているなら
このクロックを使用している全てのデバイスが異常動作してしまいます。
特に顕著なのがシリアル通信でしょう。もし、中さんがakiその他のデバッグモニタを
使用しているなら、設定した通信速度で通信出来ないという現象にぶちあたってしまう
でしょう。正常に通信出来るのならクロックは異常ないと思います。
中井さんもご回答のように、ｃソース中の設定はあっていると思います。
たの、レジスタの設定はどうでしょう？たとえば、リセット同期の設定が不用意に
されているとか？
オシロの水平軸の設定はちゃんとキャリブされていますか？たまに水平軸が
校正されていないオシロで観測していることがあります。
ついせんだって、顧客から「FPGAで作った信号の長さがおかしい、すぐ来てくれ。」
と言われたので駆けつけてみると、出力信号が全て数%長く出力されているので
原発振から追っかけると......結局、オシロの水平軸が校正ずれしている事が判明。
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Name: 廣田 正孝 "Masataka Hirota"
E-mail address: mhirota@xxxxxxxxxxxxx
GCD03040@xxxxxxxxxxx
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