わさびぃです。 DRAMの価格の安さに、驚いて実機につけて動作しました。 おかげさまで、とりあえず動作しました。 さて、以前話題になりました、９ｘ９のロウとカラムのことが、 ぜんぜんわかっていませんでした。 ところが今になってあとアドレス２ピンがないために、 全部使えないことを知り、「なんだ！この石は？」と驚いています。 （２Mbyteもエリアがあって、９ｘ９じゃ、なにをどうしても絶対２Mbyte 使えないじゃないですか！！！） とりあえず、自作のロジックでA19,A20をA9(DRAM側）に 導こうと、考えて回路を考えました。 Xilinxの無償版のプログラムをSchematicで使い、 （HDLを覚えていないので、まともに書けないためですが） 書いてみた結果、XC9572 15nsec版 では、開始からデータセレクタまでの遅延時間が２６nsecに なるというシミュレーションの結果が出ました。 書き遅れましたが、H8/3048Fone 25MHz Micron EDO DRAM MT4C1M16E5 1Meg x16 5Volt を使いました。 ここで、マニュアルのタイミングを見ましたら、 CS3の↓がクロックの半波長（立下り）のところで発生しています。 （マニュアル ７−１３ 図７．５ ２CAS方式） ＃RAS立下りでロウのデータが読み込まれますので、この信号を使って、 A19（ないしはA20）のデータセレクタのセレクト信号を A20（ないしはA19）へと切り替えれば良いと考えました。 D-FFを使い、このセレクタ信号を入れ替える方法で、 つまづきました。 D-FFはカウンタと異なり、Dに入れた信号がQに出るので、 この使い方でどうするべきかわからなくなってしまいした。 クロックなら単純に立上り一回なので、一回のピン出力が セレクタに行けばよいと思いますが。 （リセットでローが出ていて、一カウントでハイでセレクトできそう） （リセットを、どうするか考えていませんが） D-FFはどう扱うのかご教示ください。 それと、遅延時間です。 ロウ→カラムには、４０nsecの時間があります。 そこで、遅延が最悪３０nsec程度なら、CS3を シグナルにしていれば、ロウはすでに読み込み済み だろうから、最高に速く動作して１０nsecくらいに A19→A20（A20→A19)に変化しても一向に構わないだろうし、 最悪３０nsecならまだ１０nsecも間があるから 大丈夫ではなかろうか？ とおもいました。 考え方はこれでいいのでしょうか？ ＃今、不安になって、クロックもサンプルをお願いしました。 いかがでしょうか？ ご意見いただければ幸いです。 わさびぃ＠下諏訪町
